Министерство образования и науки Российской Федерации Казанский государственный технический университет

Министерство образования и науки
Российской Федерации
Казанский государственный технический университет
имени. А.Н. Туполева
Кафедра КС
Пояснительная записка
к курсовой работе
по дисциплине «Микропроцессорные системы»
Исполнитель:
студент группы 4402
Р.К. Классен
Руководитель:
доцент каф. КС
Р.Р. Бикмухаметов
Оценка
_________________________
Подпись
_________________________
«____» _________________ 2012 г.
Казань 2012
Оглавление
Задание ..................................................................................................................... 2
Работа проектируемого устройства сопряжения ................................................. 3
Режим 1 (режим аппаратно перезапускаемого одновибратора) .................... 3
Режим 2 (режим периодического интервального таймера) ............................ 4
Режим 3 (генератор импульсов со скважностью 2) ......................................... 5
Форматы регистра управляющего слова и байта состояния .......................... 6
Принципиальная схема интерфейсной части устройства сопряжения ............. 8
Реализация первой интерфейсной функции ..................................................... 8
Реализация второй интерфейсной функции ..................................................... 9
Реализация третьей интерфейсной функции .................................................. 10
Совмещенная схема SA+STR........................................................................... 11
Таблица обращений к устройству сопряжения .................................................. 13
Принципиальная схема операционной части устройства сопряжения ........... 17
Схема привязки ................................................................................................. 17
Мультиплексирование ...................................................................................... 17
Мультиплексирование на входах CE ........................................................ 18
Мультиплексирование на входах Твых .................................................... 19
Формирование сигналов не-F и не-(CE=1) ..................................................... 20
Используемые буферы ...................................................................................... 20
Список литературы ............................................................................................... 22
1
Задание
2
Работа проектируемого устройства сопряжения
В данной курсовой работе разрабатывается устройство сопряжения с
микропроцессором. Рассмотрим режимы его работы.
Режим 1 (режим аппаратно перезапускаемого одновибратора)
В режиме 1 на выходе OUT формируется сигнал низкого уровня длительностью 𝑇 = 𝑇𝐶𝐿𝐾 𝑁, где Т𝐶𝐿𝐾 – период тактовых импульсов; N – константа. На выходе OUT по положительному фронту сигнала GATA устанавливается нулевой сигнал, который изменяется после окончания счета. Режим 1
является режимом с перезапуском. По каждому фронту сигнала на входе
GATA регистр СЕ перезагружается содержимым CR. Это означает, что однажды загруженная константа участвует в счете всякий раз по фронту сигнала GATA, причем по фронту первого сигнала GATA флаг обновления устанавливается в нуль.
Если во время счета в PIT загружается новая константа, то она устанавливает флаг обновления в единицу, но не влияет на текущий счет. Новый
счет начинается только по фронту следующего сигнала GATA. Выполнение
команд CLC и RBC возможно только после выполнения хотя бы одного цикла счета.
Временная диаграмма работы PIT в режиме 1 показана на рисунке
(Рисунок 1).
3
Рисунок 1 - Временная диаграмма работы PIT в режиме 1
Режим 2 (режим периодического интервального таймера)
В режиме 2 канал работает как делитель входной частоты FCLK на N.
Сразу же после загрузки УС на выходе OUT устанавливается единичный
сигнал. При GATA = 1 на выходе OUT с частотой FCLK/N устанавливается
нулевой сигнал на время одного периода CLK. Режим 2 является режимом с
автозагрузкой, т. е. после окончания цикла счета СЕ автоматически перезагружается и счет повторяется. Такой режим работы показан на рисунке
(Рисунок 2, вариант 1). Перезагрузка канала новой константой не влияет на
текущий счет, новый счет начинается по окончании предыдущего (Рисунок 2,
вариант 3). При GATA = 0 на выходе OUT устанавливается напряжение высокого уровня и счет останавливается. При сигнале GATA = 1 счет продолжается, что позволяет синхронизировать работу канала с внешними событи4
ями (Рисунок 2, вариант 2). Выполнение команд «защёлка» и чтения состояния канала возможно для этого режима после окончания двух циклов счета.
Рисунок 2 - Временная диаграмма работы PIT в режиме 2
Режим 3 (генератор импульсов со скважностью 2)
Аналогичен режиму 2, за тем исключением, что на выходе OUT формируются импульсы с длительностью полупериодов, равной
ных N и
𝑁−1
2
𝑁
2
𝑇𝐶𝐿𝐾 при чет-
𝑇𝐶𝐿𝐾 при нечетных N.
Этот режим является режимом с автозагрузкой, т.е. перезагрузка CE
константой из CR выполняется автоматически после окончания цикла счета.
Перезагрузка константы во время счета (Рисунок 3, вариант 3) не влияет на
текущий счет, новый счет начинается после окончания предыдущего. Снятие
5
сигнала GATA (Рисунок 3, вариант 2) приостанавливает счет, установка его
продолжает цикл счета. В этом режиме канал может работать только с константой больше трех. Выполнение команд CLC и RBC возможно только после двух циклов счета.
Рисунок 3 - Временная диаграмма работы PIT в режиме 3
Форматы регистра управляющего слова и байта состояния
Схема байта состояния показана на рисунке (Рисунок 4).
6
Рисунок 4 - Схема байта состояния показана
7
Принципиальная схема интерфейсной части устройства
сопряжения
Реализация первой интерфейсной функции
Первая интерфейсная функция состоит в буферировании сигналов, поступающих с СШ и на СШ. Схема буферов данных представлена на рисунке
(Рисунок 5).
В проектируемом устройстве сопряжения используются микросхемы
серии КР1533, которые характеризуются малыми входными токами. Это поз̅̅̅̅̅, ̅̅̅̅̅̅
воляет обойтись без буферов для сигналов 𝑎0 − 𝑎7 , 𝐼𝑂𝑅
𝐼𝑂𝑊 и ̅̅̅̅̅̅
𝐴𝐸𝑁.
По линиям D15-D8 передаются байты с нечетными адресами, а по линиям D7-D0 – с четными.
Для того чтобы обеспечить переключение между буферами используется сигнал ̅̅̅̅̅̅
𝐵𝐻𝐸 . Решение заключается в том, что устройству сопряжения
присваивается 2𝑛 последних адресов, начиная с адреса, кратного 2𝑛 , но до̅̅̅̅̅̅ (bus
полнительно используется в сигнал разрешения старшего байта 𝐵𝐻𝐸
high enable). Этот сигнал формируется микропроцессором одновременно с
разрядами адреса. Становится активным, т.е. равным нулю, при передаче
только старшего байта или слова (т.е. старших и младших байтов); пассивен
(т.е. = 1) при передачи только младшего байта. Совместно со значением 𝑎0
обеспечивает пересылки информации по ШД МПр представленные в таблице
(Таблица 1).
̅̅̅̅̅̅
Таблица 1 – Кодирование пересылок с 𝑎0 и 𝐵𝐻𝐸
𝑎0
0
0
1
1
̅̅̅̅̅̅
𝐵𝐻𝐸
0
1
0
1
Пересылки информации
Пересылается слово
Пересылается только младший байт
Пересылается только старший байт
Отсутствует информация на ШД МПр
8
Рисунок 5 - Схема буфера данных, поступающих в УС
Реализация второй интерфейсной функции
Вторая интерфейсная функция состоит в выборе адресов и присвоении
УС адресов.
В проектируемом УС количество адресных входов = 2, а разрядов в
ША=8, причём адрес, равный EBH используется для OLH. Следовательно,
присваиваем 4 следующих адреса:
1. E8H = 11101000B = A = ADR0
9
2. E9H = 11101001B = A+1 = ADR1
3. EAH = 11101010B = A+2 = ADR2
4. EBH = 11101011B = A+3 = ADR3
Далее строим схему селектора адреса SA (Рисунок 6). Для обработки
̅̅̅̅ используется логический элестарших разрядов 𝑎7 – 𝑎2 и формирования 𝐶𝑆
мент И КР1533ЛА2. Для обработки младших разрядов 𝑎1 и 𝑎0 и формировании сигналов ADR0–ADR3 используется дешифратор КР1533ИД14.
Рисунок 6 - Схема SA
Реализация третьей интерфейсной функции
Третья интерфейсная функция состоит в формировании внутренних
управляющих сигналов (стробов) чтения (STRRi) и записи (STRWi) в порты
УС. К интерфейсной части устройства сопряжения добавляется схема STR на
8 элементах КР1533ЛЛ1 (Рисунок 7).
10
Рисунок 7 - Схема STR
Совмещенная схема SA+STR
При большом количестве стробов можно использовать микросхему
дешифратора. Наличие у него входов разрешения позволяет совмещать схемы SA и STR. В проектируемом УС удобно использовать сдвоенный DC на
два входа КР1533ИД4. В присвоенных адресах меняются только 𝑎0 и 𝑎1 .
Старшие разряды используются для получения сигнала CS=0. Совмещенная
схема приведена на рисунке (Рисунок 8).
11
Рисунок 8 - Схема SA+STR
12
Таблица обращений к устройству сопряжения
Количество адресных входов равно 2, требуется 4 строба чтения и 5
стробов записи. Для получения оставшегося строба записи необходимо применить первую дополнительную меру. Для этого используется разряд D3 из
буфера данных, поступающих с СШ. По стробу ̅̅̅̅̅̅̅̅̅
𝑆𝑇𝑅𝑊4 выполняется вывод в
̅̅̅̅̅̅̅̅̅3 – выдача приказа "защёлка". Реализация первой
RCW, а по стробу 𝑆𝑇𝑅𝑊
дополнительной меры изображена на рисунке (Рисунок 9).
Таким образом, таблица обращений к УС примет вид, показанный в
таблице 2.
Таблица 2 – Таблица обращений к УС
̅̅̅̅ 𝐼𝑂𝑅
̅̅̅̅̅ ̅̅̅̅̅̅
№ 𝐶𝑆
Cтроб
̅̅̅1 ̅̅̅
𝑎0 Примечание
𝐼𝑂𝑊 𝑎
̅̅̅̅̅̅̅̅̅
1 0
1
0
0 0 Вывод только младшего байта в
𝑆𝑇𝑅𝑊0
CRL (при этом CRH=0)
̅̅̅̅̅̅̅̅̅
2 0
1
0
0 1 Вывод только старшего байта в
𝑆𝑇𝑅𝑊1
CRH (при этом CRL=0)
̅̅̅̅̅̅̅̅̅
3 0
1
0
1 0 Вывод сначала младшего, затем
𝑆𝑇𝑅𝑊2
старшего байта в CR
̅̅̅̅̅̅̅̅̅4
4 0
1
0
1 1 Вывод:
а)𝑆𝑇𝑅𝑊
̅̅̅̅̅̅̅̅̅3
а) в RCW, если используется раз- б)𝑆𝑇𝑅𝑊
ряд в RCW D3=1
б) выдача приказа «защелка», если
D3=0
̅̅̅̅̅̅̅̅̅
5 0
0
0
0 0 Чтение только младшего байта из
𝑆𝑇𝑅𝑅0
OLL
̅̅̅̅̅̅̅̅̅1
6 0
0
0
0 1 Чтение только старшего байта из
𝑆𝑇𝑅𝑅
OLH
̅̅̅̅̅̅̅̅̅
7 0
0
0
1 0 Чтение сначала младшего, а затем
𝑆𝑇𝑅𝑅2
старшего байта из OL
̅̅̅̅̅̅̅̅̅
8 0
0
0
1 1 Чтение байта состояния
𝑆𝑇𝑅𝑅3
13
Рисунок 9 - Размножение стробов
14
Для реализации 3 и 7 строк в схему ИЧ вводится дополнительный триггер Тдоп (Рисунок 10), который в исходном состоянии находится в «0», а по
сигналу ̅̅̅̅̅̅̅̅̅
𝑆𝑇𝑅𝑅2 и ̅̅̅̅̅̅̅̅̅
𝑆𝑇𝑅𝑊2 переключается в противоположное состояние.
Рисунок 10 - Схема Тдоп
̅̅̅̅̅̅̅̅̅2 ⋁ 𝑇доп ), а
Запись в CRL будет выполняться по стробу ̅̅̅̅̅̅̅̅̅
𝑆𝑇𝑅𝑊0 & (𝑆𝑇𝑅𝑊
̅̅̅̅̅̅̅̅̅2 ⋁̅̅̅̅̅̅
в CRH – ̅̅̅̅̅̅̅̅̅
𝑆𝑇𝑅𝑊1 & (𝑆𝑇𝑅𝑊
𝑇доп ) (Рисунок 11).
Рисунок 11 - Схема записи в CR
̅̅̅̅̅̅̅̅̅2 ⋁ 𝑇доп ),
Чтение из OLL будет выполняться по стробу ̅̅̅̅̅̅̅̅̅
𝑆𝑇𝑅𝑅0 & (𝑆𝑇𝑅𝑅
̅̅̅̅̅̅̅̅̅1 & (𝑆𝑇𝑅𝑅
̅̅̅̅̅̅̅̅̅2 ⋁̅̅̅̅̅̅
а из OLH – 𝑆𝑇𝑅𝑅
𝑇доп ) (Рисунок 12).
15
Рисунок 12 - Схема чтения из OL
16
Принципиальная схема операционной части устройства
сопряжения
Схема привязки
Основная проблема – привязка к текущему импульсу CLK момента
начала цикла счета в CE. Привязку реализует цепочка из 2х триггеров
(Рисунок 13).
Рисунок 13 – Схема привяки
В исходном состоянии Т6 и Т7 находятся в «0». По переходу γ из «0» в
«1» Т6 устанавливается в «1» и на входе WR начинает поступать «0». По
заднему фронту текущего импульса CLK «1» переписывается в Т7. При этом
сигнал «0» на инверсном выходе Т7 и Т6 сбрасывается. В результате в СЕ записывается константа из CR, а следующим тактовым импульсом из этой константы вычитается «1», т.е. запускается цикл счета в СЕ.
Мультиплексирование
Так как в одном канале используется сразу 3 режима, необходимо
мультиплексирование.
17
Выбор режима осуществляется с помощью двух триггеров и дешифратора (Рисунок 14). Шифрование режимов представлено в таблице ().
Рисунок 14 – Схема выбора режима
Таблица 3 – Шифрование режимов
Т1
Т2
Режим
0
1
Режим №1
1
0
Режим №2
1
1
Режим №3
Мультиплексирование на входах CE
Схема мультиплексирования на входах CE представлена на рисунке
(Рисунок 15).
18
Рисунок 15 – Схема мультиплексирования на входах CE
Мультиплексирование на входах Твых
Схема мультиплексирования на входах Tвых представлена на рисунке
(Рисунок 16).
Рисунок 16 - Схема мультиплексирования на входах Tвых
19
Формирование сигналов не-F и не-(CE=1)
Схема формирования сигнала 𝐹̅ представлена на рисунке (Рисунок 17),
̅̅̅̅̅̅̅̅̅̅
а схема формирования сигнала 𝐶𝐸
= 1 – на рисунке ниже (Рисунок 18).
Рисунок 17 - Схема формирования сигнала 𝐹̅
Из CR в RG1 требуется записать число
𝑁
2
или
𝑁−1
2
(если N – нечет). Если
BCD=0, то этот результат получается путем сдвига вправо CR. Если BCD=1,
то сдвинутый вправо двоично-десятичный код дополнительно пропускается
через специальную схему КС(-3), которая вычитает 3 из тех тетрад, в которые при сдвиге вошла «1».
̅̅̅̅̅̅̅̅̅̅
Рисунок 18 - схема формирования сигнала 𝐶𝐸
=1
Используемые буферы
Буферы используются для:
 ТBCD
 2xТРЕЖ
 OLH
20
 OLL
 ТВЫХ
Буферы представлены на рисунке (Рисунок 19).
Рисунок 19 – Выходные буферы
21
Список литературы
1. Ю.В. Новиков. Основы цифровой схемотехники. Базовые элементы и
схемы. Методы проектирования.-: Мир, 2001.
2. Ю.В. Новиков, П.К. Скоробогатов. Основы микропроцессорной техники. Курс лекций. Учебное пособие. М."Интернет-университет информационных технологий", 2004 {www.intuit.ru}
3. В.А. Райхлин, А.Н. Борисов. Основы организации МПС. Уч. пособие
для вузов. КГТУ-КАИ, Казань, 1998.
4. Микропроцессорные системы. Учебное пособие для вузов под общей
редакцией Д.В. Пузанкова, изд-во С.Петербург, 2002.
5. Микропроцессорный комплект К 1810. Структура, программирование,
применение. Справочная книга. Под редакцией Ю.М. Казаринова. М,
Высшая школа, 1990.
22